Menurut laporan, TSMC akan melengkapkan penyelidikan dan pembangunan Panel Lanjutan Pembungkusan Chip Lanjutan (PLP) dan merancang untuk memulakan pengeluaran berskala kecil sekitar 2027.
Untuk memenuhi permintaan untuk cip kecerdasan buatan yang lebih kuat, pembungkusan cip lanjutan tahap panel akan menggunakan substrat persegi yang dapat menampung lebih banyak semikonduktor dan bukannya substrat pekeliling 300mm tradisional.
Dua sumber mendedahkan bahawa generasi pertama teknologi pembungkusan baru TSMC akan menggunakan substrat 310mm x 310mm.Ini jauh lebih kecil daripada saiz 510mm x 515mm yang sebelum ini diuji oleh pengeluar cip, tetapi masih menyediakan lebih banyak kawasan permukaan daripada wafer pekeliling tradisional.
TSMC mempercepat kemajuan pembangunannya.Sumber itu berkata bahawa syarikat itu sedang membina barisan pengeluaran perintis di Taoyuan City, Taiwan, China, dengan matlamat memulakan pengeluaran berskala kecil sekitar tahun 2027.
Pembungkusan pembungkusan dan ujian cip terbesar di dunia, Riyueguang, mengesahkan sebelum ini membina garis pembungkusan cip peringkat panel menggunakan substrat 600mm × 600mm.Walau bagaimanapun, apabila mengetahui bahawa saiz permulaan TSMC agak kecil, ia memutuskan untuk membina satu lagi barisan pengeluaran percubaan di Kaohsiung dengan saiz yang sama seperti TSMC.
Pembungkusan cip pernah dianggap mempunyai keperluan teknikal yang lebih rendah daripada pengeluaran cip.Walau bagaimanapun, untuk cip pengkomputeran kecerdasan buatan, kaedah pembungkusan lanjutan seperti teknologi pembungkusan cip TSMC CowOS kini menjadi sama pentingnya dengan pembuatan cip.Ini kerana teknologi pembungkusan lanjutan dapat mengintegrasikan memori GPU, CPU, dan memori jalur lebar yang tinggi (HBM) ke dalam satu superkomputer tunggal, seperti Blackwell Nvidia.Broadcom, Amazon, Google, dan AMD juga bergantung kepada teknologi Cowos TSMC untuk memenuhi keperluan pembungkusan cip mereka.
